高阈值电压稳定性和低栅漏电的GaNHEMT器件结构及制备方法

高阈值电压稳定性和低栅漏电的gan hemt器件结构及制备方法

技术领域

1.本发明属于半导体氮化镓电子器件技术领域，具体涉及一种高阈值电压稳定性和低栅漏电的gan hemt器件结构及制备方法。

背景技术：

2.gan宽禁带半导体材料具有禁带宽度大、击穿场强高、极化系数高、电子迁移率和电子饱和漂移速度高等一系列材料优势，同时与algan形成异质结后会产生高浓度高迁移率的二维电子气，这些优势使gan成为制备新一代高性能高频功率开关器件的优选材料。目前，以gan为基础制备的hemt功率器件可以分为耗尽型器件和增强型器件两大类。然而，耗尽型gan hemt器件因其固有的负栅压关断引起的高功率损耗问题使其应用有限，在实际应用中，具有零栅压关断且失效保护功能的增强型gan hemt器件相比耗尽型gan hemt器件应用更为广泛，也更受市场青睐，其良好的性能表现使其在诸如消费类电子、轨道交通、工业设备、通信基站等多方面具有十分广阔的应用前景。

3.实现增强型gan hemt器件的技术中主要包括p型gan帽层技术、薄势垒结构、凹槽栅结构和栅下f离子注入等，其中p型gan帽层技术实现的增强型器件已成功在市场上运用。尽管如此，目前p型gan帽层仍然存在一些难以克服的问题：如实现的阈值电压较低、p型gan非栅区刻蚀均匀性差及刻蚀过程中在algan表面会引入高密度的表面缺陷等。因此，相关研究人员提出可以使用低温合成、只通过剥离操作就可以实现增强型gan hemt器件的p型金属氧化物(氧化亚锡，氧化镍等)材料来代替p型gan帽层，以达到解决上述问题的同时降低工艺成本的目的。

4.然而，到目前为止，已公开的采用p型金属氧化物帽层(主要为氧化镍、氧化亚铜)制备的gan hemt器件，要么为负的阈值电压正漂效果不明显，仍然为耗尽型器件；要么其实现的器件阈值电压较低(不到1v)，尚无明显的应用潜力。在p型金属氧化物中，p型氧化亚锡(p型sno)在不经掺杂情况下的p型浓度可高达10

19

cm-3

、禁带宽度可达3.9ev，同时可利用多种薄膜工艺实现低温沉积。基于此，研究发现，通过使用纯p型sno作为栅帽层制备增强型的gan hemt器件，在不经优化的前提下成功实现了大于1v的阈值电压和大于4v的栅击穿电压，同时理论仿真表明该器件的阈值电压可超过4v，而栅击穿电压可超过7v，表现了极大应用潜力。

5.然而，纯p型sno gan hemt器件还面临着如下问题：(1)纯p型sno材料本身处于亚稳态，其亚稳态特性主要表现为容易和外来水分子中的氢离子反应生成络合物，同时在涉及高温工艺时生成n型氧化锡(sno2)而失去p型sno的材料特性，因此采用p型sno作栅帽层的gan hemt器件面临着阈值电压不稳定的问题。(2)纯p型sno在与栅金属接触时形成的冶金结处峰值电场过大及峰值电场的不均匀使器件发生提前击穿现象，造成器件的栅耐压较低、栅漏电较大。

技术实现要素：

6.为了解决现有技术中存在的上述问题，本发明提供了一种高阈值电压稳定性和低栅漏电的gan hemt器件结构及制备方法。本发明要解决的技术问题通过以下技术方案实现：

7.本发明实施例提供了一种高阈值电压稳定性和低栅漏电的gan hemt器件结构，包括：衬底、缓冲层、沟道层、势垒层、源极、漏极、钝化层、纯p型sno层、原子掺杂的sno基薄膜层和栅极，其中，

8.所述衬底、所述缓冲层、所述沟道层、所述势垒层依次层叠；

9.所述源极位于所述势垒层的一端，所述漏极位于所述势垒层的另一端；

10.所述纯p型sno层位于所述源极和所述漏极之间的部分所述势垒层上；

11.所述原子掺杂的sno基薄膜层覆盖所述纯p型sno层的上表面；

12.所述栅极位于所述原子掺杂的sno基薄膜层的部分表面上；

13.所述钝化层覆盖所述纯p型sno层和所述源极之间的势垒层表面、所述纯p型sno层和所述漏极之间的势垒层表面，且覆盖所述原子掺杂的sno基薄膜层的部分表面。

14.在本发明的一个实施例中，所述衬底的材料包括蓝宝石、碳化硅、硅、氮化镓中的一种或多种；

15.所述缓冲层和所述沟道层的材料均包括氮化镓；

16.所述势垒层的材料包括al

x

ga

1-x

n，x为0.1-0.25；

17.所述钝化层的材料包括氮化硅、二氧化硅中的一种或多种。

18.在本发明的一个实施例中，所述缓冲层的厚度为1-5μm；

19.所述沟道层的厚度为50-500nm；

20.所述势垒层的厚度为10-40nm；

21.所述钝化层的厚度为50-400nm；

22.所述纯p型sno层的厚度为70-150nm。

23.在本发明的一个实施例中，所述原子掺杂的sno基薄膜层的材料包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；

24.所述原子掺杂的sno基薄膜层中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。

25.在本发明的一个实施例中，所述原子掺杂的sno基薄膜层的厚度为10-40nm。

26.在本发明的一个实施例中，所述原子掺杂的sno基薄膜层还覆盖所述纯p型sno层的侧面。

27.本发明的另一实施例提供了一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法，包括步骤：

28.s1、在衬底上依次制备缓冲层、沟道层和势垒层；

29.s2、在所述势垒层的一端制备源极，另一端制备漏极；

30.s3、采用低温合成技术，在所述源极和所述漏极之间的部分所述势垒层上制备纯p型sno层；

31.s4、采用低温合成技术，在所述纯p型sno层的上表面制备原子掺杂的sno基薄膜层，或者，采用低温合成技术，在所述纯p型sno层的上表面和侧表面制备原子掺杂的sno基薄膜层；

32.s5、利用低温淀积工艺，在所述纯p型sno层和所述源极之间的势垒层表面、所述纯p型sno层和所述漏极之间的势垒层表面、所述原子掺杂的sno基薄膜层的部分表面制备钝化层；

33.s6、在所述原子掺杂的sno基薄膜层的部分表面上制备栅极。

34.在本发明的一个实施例中，步骤s4包括：

35.s41、在势垒层上制作掩膜，之后用氮气或氩气对外延片进行打胶预处理；

36.s42、利用射频磁控溅射方法，在所述纯p型sno层的上表面制备原子掺杂的sno基薄膜层。

37.在本发明的一个实施例中，所述低温合成技术包括射频磁控溅射方法、直流溅射方法、原子力沉积法和溶胶-凝胶法；

38.所述低温淀积工艺包括电感耦合等离子体化学气相淀积工艺，所述电感耦合等离子体化学气相淀积中反应室温度为120-150℃。

39.在本发明的一个实施例中，所述原子掺杂的sno基薄膜层包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；

40.所述原子掺杂的sno基薄膜层中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。

41.与现有技术相比，本发明的有益效果：

42.1、本发明通过在纯p型sno层上再淀积一层原子掺杂的sno基薄膜层作为纯p型sno层与外界水分子的隔绝层，阻挡外界水分子和p型sno层直接接触，缓解p型sno与外界水分子中的氢离子反应，提高了器件阈值电压的稳定性；同时，淀积的原子掺杂的sno基薄膜层的p型浓度小于p型sno层的p型浓度，低p型浓度的薄膜层与栅金属直接接触形成的耗尽区会进一步展宽，进而降低了p型sno gan hemt器件中冶金结处的峰值电场，从而达到提高器件的栅耐压和降低栅漏电的目的；因此，总体上改善了纯p型sno gan hemt的栅耐压及栅漏电。

43.2、本发明在钝化工艺过程中，采用低温淀积工艺生长钝化层，避免钝化过程中因高温对p型sno层的氧化，进一步提高器件阈值电压的稳定性。

44.3、本发明在制备原子掺杂的sno基薄膜层之前采用氩气打胶预处理而非氧气打胶预处理，避免工艺中预处理过程氧气对p型sno层的氧化，进一步提高器件阈值电压的稳定性。

附图说明

45.图1为本发明实施例提供的一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的结构示意图；

46.图2为本发明实施例提供的另一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的结构示意图；

47.图3为基于silvaco软件器件仿真模型经校准之后p型sno gan hemt和ca

x

sn

1-x

o层/p型sno gan hemt在栅极电压为0v时的仿真能带图；

48.图4为对纯p型sno gan hemt和ca

x

sn

1-x

o层/p型sno gan hemt栅帽层在栅极电压为1v时的电场仿真图；

49.图5a-图5f为本发明实施例提供的一种高阈值电压稳定性和低栅漏电的gan hemt

器件结构的制备方法过程示意图。

具体实施方式

50.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

51.实施例一

52.请参见图1和图2，图1为本发明实施例提供的一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的结构示意图，图2为本发明实施例提供的另一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的结构示意图。

53.本实施例的目的在于提出一种改善纯p型sno gan hemt阈值电压稳定性及提高器件栅可靠性的器件结构，该器件结构包括：衬底1、缓冲层2、沟道层3、势垒层4、源极5、漏极6、钝化层7、纯p型sno层8、原子掺杂的sno基薄膜层9和栅极10。其中，衬底1、缓冲层2、沟道层3、势垒层4依次层叠；源极5位于势垒层4的一端，漏极6位于势垒层4的另一端；纯p型sno层8位于源极5和漏极6之间的部分势垒层4上；原子掺杂的sno基薄膜层9覆盖纯p型sno层8的上表面；栅极10位于原子掺杂的sno基薄膜层9的部分表面上；钝化层7覆盖纯p型sno层8和源极5之间的势垒层4表面、纯p型sno层8和漏极6之间的势垒层4表面，且覆盖原子掺杂的sno基薄膜层9的部分表面。

54.具体的，原子掺杂的sno基薄膜层9将纯p型sno层8的上表面完全覆盖住；原子掺杂的sno基薄膜层9可以不覆盖纯p型sno层8的侧面，此时，纯p型sno层8的侧面与钝化层7接触，如图1所示；原子掺杂的sno基薄膜层9也可以覆盖纯p型sno层8的两个侧面，此时，覆盖在两个侧面的原子掺杂的sno基薄膜层9与钝化层7接触，如图2所示。由于实际工艺的限制，原子掺杂的sno基薄膜层9通常覆盖在纯p型sno层8的上表面以及纯p型sno层8的两个侧面。

55.在一个具体实施例中，衬底1的材料包括蓝宝石、碳化硅、硅、氮化镓中的一种或多种；缓冲层2和沟道层3的材料均包括氮化镓；势垒层4的材料包括al

x

ga

1-x

n，x即al组分为0.1-0.25；钝化层7的材料包括氮化硅、二氧化硅中的一种或多种。缓冲层2的厚度为1-5μm；沟道层3的厚度为50-500nm；势垒层6的厚度为10-40nm；钝化层7的厚度为50-400nm；纯p型sno层8的厚度为70-150nm。

56.在一个具体实施例中，原子掺杂的sno基薄膜层9为低p型浓度的薄膜，其p型浓度小于纯p型sno层8的p型浓度。原子掺杂的sno基薄膜层9的材料包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；其中，ca

x

sn

1-x

o为掺杂ca原子的ca

x

sn

1-x

o，mg

x

sn

1-x

o为掺杂mg原子的mg

x

sn

1-x

o，in

x

sn

1-x

o为掺杂in原子的in

x

sn

1-x

o。原子掺杂的sno基薄膜层9中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。原子掺杂的sno基薄膜层9的厚度为10-40nm。

57.本实施例通过研究发现，α-sno原子层一般为四方层状结构，该p型sno层的sn-o键长和层间间距分别为和而通过掺杂不同比例的原子，例如ca原子，所形成的ca

x

sn

1-x

o表示掺杂ca原子的组分层的sn-o键长和层间间距均不同程度地小于纯sno层的sn-o键长和层间间距，这表明掺ca的sno氧化层结构更致密，更稳定，同时也就更不易受到温度和外来水分子中氢离子的影响。同时比起纯p型sno薄膜，掺杂ca原子的ca

x

sn

1-x

o层的空穴浓度会数量级地降低。因此本实施例为了缓解p型sno gan hemt器件面临的问题，通过在纯p型sno层上再生长一层原子掺杂的sno基薄膜层作为sno层与外界水分子的隔绝层，同

时作为与栅金属的接触层。

58.进一步的，通过在纯p型sno层上再淀积一层原子掺杂的sno基薄膜层作为纯p型sno层与外界水分子的隔绝层，阻挡外界水分子和p型sno层直接接触，缓解p型sno与外界水分子中的氢离子反应，提高了器件阈值电压的稳定性；同时，淀积的原子掺杂的低p型浓度的sno基薄膜层作为与栅金属的接触层，与栅金属直接接触形成的耗尽区会进一步展宽，进而降低了p型sno gan hemt器件中冶金结处的峰值电场，从而达到提高器件的栅耐压和降低栅漏电的目的。

59.请参见图3，图3为基于silvaco软件器件仿真模型经校准之后p型sno gan hemt和ca

x

sn

1-x

o层/p型sno gan hemt在栅极电压为0v时的仿真能带图。由图3可见，ca

x

sn

1-x

o层/p型sno gan hemt耗尽区较前者有明显的展宽，耗尽区扩展会进一步降低栅漏电，而耗尽区进一步展宽为ca

x

sn

1-x

o层有着相对低的空穴浓度所致。

60.请参见图4，图4为对纯p型sno gan hemt和ca

x

sn

1-x

o层/p型sno gan hemt栅帽层在栅极电压为10v时的电场仿真图。由图4可见，ca

x

sn

1-x

o层/p型sno gan hemt的峰值电场较前者显著降低，这会显著提高器件的栅耐压水平。

61.综上，通过在原本纯p-sno帽层上再生长一层原子掺杂的sno基薄膜层的方式，成功缓解了因纯p型sno层不稳定而造成器件阈值电压不稳定问题，同时还提高了器件的栅耐压水平和降低了器件的栅漏电，总体上改善了纯p型sno gan hemt的栅耐压及栅漏电。

62.进一步的，在实际应用中，具有零栅压关断且失效保护功能的增强型gan hemt相比耗尽型gan hemt器件在高能效高功率电子器件领域应用潜力更大，也势必更受市场欢迎。而p型帽层技术实现的增强型器件已成功在市场上运用。对于本实施例而言，栅耐压和栅漏电的改善使其在要求具有高功率高可靠性的电力电子领域具有更大的应用潜力，总的来说，本实施例的器件在消费类电子手机充电器、航空航天、工业设备及通信基站等多方面的应用远景十分广阔。

63.实施例二

64.在实施例一的基础上，请参见图5a-图5f，图5a-图5f为本发明实施例提供的一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法过程示意图，该方法包括步骤：

65.s1、在衬底1上依次制备缓冲层2、沟道层3和势垒层4，请参见图5a。

66.首先，对衬底进行预处理。具体的，预处理的操作步骤为：对衬底1利用丙酮、无水乙醇溶液和去离子水分别进行超声清洗，之后用氮气反复进行吹干，并在氢气氛围中以1050℃对衬底1热处理10分钟。

67.之后，在衬底1上依次制备缓冲层2、沟道层3。具体的，在衬底1上利用金属有机化学气相淀积(mocvd)工艺依次生长缓冲层2和沟道层3，mocvd中的反应室压力为10-100torr，ga源流量为50-100μmol/min，氨气流量为3000-6000sccm，氢气流量为1000-2000sccm，温度为900℃。

68.最后，在沟道层3上生长势垒层4。具体的，在沟道层3上利用mocvd生长势垒层4，mocvd工艺中的反应室压力为10-100torr，温度为900℃，al源流量为10-30μmol/min，ga源流量为30-90μmol/min，氨气流量为3000-6000sccm，氢气流量为1000-2000sccm，得到外延片。

69.s2、在势垒层4的一端制备源极5，另一端制备漏极6，请参见图5b。

70.具体的，在势垒层4上制作掩膜，采用电子束蒸发工艺淀积源极6和漏极6，并在氮气氛围下温度为860℃下进行退火，时间为30s；源极5和漏极6金属采用ti/al/ni/au组合，其中ti的厚度为20-100nm，al的厚度为100-300nm，ni的厚度为20-200nm，au的厚度为20-200nm。

71.s3、采用低温合成技术，在源极6和漏极7之间的部分势垒层4上制备纯p型sno层8，请参见图5c。

72.具体的，低温合成技术包括射频磁控溅射方法、直流溅射方法、原子力沉积法和溶胶-凝胶法，其中，低温的温度为室温-100℃。

73.以射频磁控溅射方法为例，纯p型sno层8的制备包括：在势垒层4上制作掩膜，然后将外延片放入生长室中采用射频磁控溅射的方式生长70-150nm厚的p型sno层8，选用纯sn靶材，其射频磁控溅射工艺条件为在氧气和氩气的混合气氛中，靶材与基片的距离为66mm，设置射频功率为50w以及生长压力为5.7mtorr。首先进行预溅射，即采用真空泵将生长室内的真空度抽至8

×

10-4

pa以下后预溅射5min，去除靶材表面的杂质；预溅射结束后，再正式溅射生长纯p型sno。对溅射后的纯p型sno薄膜依次使用丙酮乙醇进行超声剥离，得到所需的纯p型sno图形。最后在空气环境下225℃退火，得到符合要求的p型sno薄膜图形。

74.s4、采用低温合成技术，在纯p型sno层8的上表面和两侧表面制备原子掺杂的sno基薄膜层9，请参见图5d。具体包括步骤：

75.s41、在势垒层4上制作掩膜，之后用氮气或氩气对外延片进行打胶预处理。

76.具体的，在势垒层4上制作原子掺杂的sno基薄膜层9的掩膜，之后用氮气或氩气对外延片进行打胶预处理，以实现更好的剥离效果。

77.本实施例在制备原子掺杂的sno基薄膜层之前采用氩气打胶预处理而非氧气打胶预处理，避免工艺中预处理过程氧气对p型sno层的氧化，进一步提高器件阈值电压的稳定性。

78.s42、利用射频磁控溅射方法，在纯p型sno层8的上表面和两侧表面制备原子掺杂的sno基薄膜层9。

79.具体的，原子掺杂的sno基薄膜层9为低浓度p型薄膜，其材料包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；其中，ca

x

sn

1-x

o为掺杂ca原子的ca

x

sn

1-x

o，mg

x

sn

1-x

o为掺杂mg原子的mg

x

sn

1-x

o，in

x

sn

1-x

o为掺杂in原子的in

x

sn

1-x

o。原子掺杂的sno基薄膜层9中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。原子掺杂的sno基薄膜层9的厚度为10-40nm。

80.以原子掺杂的sno基薄膜层9为掺杂ca原子ca

x

sn

1-x

o层为例，该步骤具体包括：将外延片放入生长室中采用射频磁控溅射的方式生长10-30nm厚的掺杂ca原子ca

x

sn

1-x

o层9，采用cao和sno的氧化物组成的陶瓷靶材，其射频磁控溅射工艺条件为在氧气和氩气的混合气氛中，靶材与基片的距离为66mm，设置射频功率为100w以及0.75pa的氩气分压。首先采用预溅射，即采用真空泵将生长室内的真空度抽至8

×

10-4

pa以下后预溅射5min，去除靶材表面的杂质；预溅射结束后，再正式溅射生长掺杂ca原子ca

x

sn

1-x

o层9。对溅射后的掺杂ca原子ca

x

sn

1-x

o层9薄膜依次使用丙酮乙醇进行超声剥离，得到符合要求的掺杂ca原子ca

x

sn

1-x

o层薄膜图形。

81.s5、利用低温淀积工艺，在纯p型sno层8和源极5之间的势垒层4表面、纯p型sno层8和漏极6之间的势垒层4表面、原子掺杂的sno基薄膜层9的部分表面制备钝化层7，请参见图5e。

82.本实施例中，低温淀积工艺包括电感耦合等离子体化学气相淀积工艺。

83.具体的，将外延片放置在电感耦合等离子体化学气相淀积(icpcvd)工艺腔室中，icpcvd工艺中的反应室压力为5-10mtorr，反应室温度为120-150℃，反应室中同时通入甲硅烷和氮气气体或甲硅烷和氨气气体，得到氮化硅钝化层7。

84.本实施例在钝化工艺过程中，采用低温淀积工艺生长钝化层，避免钝化过程中因高温对p型sno层的氧化，进一步提高器件阈值电压的稳定性。

85.s6、在原子掺杂的sno基薄膜层9的部分表面上制备栅极10，请参见图5f。

86.具体的，在掺杂ca原子的ca

x

sn

1-x

o层上9制作掩膜，采用电子束蒸发工艺淀积栅极10，并在氮气氛围下温度为225℃下进行退火，时间为30s；栅极10金属采用ni/au组合，其中ni的厚度为20-100nm，au的厚度为50-500nm。

87.在另一实施例中，步骤s4中也可以利用射频磁控溅射方法，在纯p型sno层8的上表面制备原子掺杂的sno基薄膜层9，并在器件表面依次制备钝化层7和栅极10，其制备得到的结构如图1所示，本实施例不再赘述。

88.本实施例通过在原本纯p-sno帽层上再生长一层掺杂ca原子的ca

x

sn

1-x

o薄层的方式，成功缓解了因纯p型sno层不稳定而造成器件阈值电压不稳定问题，同时还提高了器件的栅耐压水平和降低了器件的栅漏电。

89.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。技术特征：

1.一种高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，包括：衬底(1)、缓冲层(2)、沟道层(3)、势垒层(4)、源极(5)、漏极(6)、钝化层(7)、纯p型sno层(8)、原子掺杂的sno基薄膜层(9)和栅极(10)，其中，所述衬底(1)、所述缓冲层(2)、所述沟道层(3)、所述势垒层(4)依次层叠；所述源极(5)位于所述势垒层(4)的一端，所述漏极(6)位于所述势垒层(4)的另一端；所述纯p型sno层(8)位于所述源极(5)和所述漏极(6)之间的部分所述势垒层(4)上；所述原子掺杂的sno基薄膜层(9)覆盖所述纯p型sno层(8)的上表面；所述栅极(10)位于所述原子掺杂的sno基薄膜层(9)的部分表面上；所述钝化层(7)覆盖所述纯p型sno层(8)和所述源极(5)之间的势垒层(4)表面、所述纯p型sno层(8)和所述漏极(6)之间的势垒层(4)表面，且覆盖所述原子掺杂的sno基薄膜层(9)的部分表面。2.根据权利要求1所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，所述衬底(1)的材料包括蓝宝石、碳化硅、硅、氮化镓中的一种或多种；所述缓冲层(2)和所述沟道层(3)的材料均包括氮化镓；所述势垒层(4)的材料包括al

x

ga

1-x

n，x为0.1-0.25；所述钝化层(7)的材料包括氮化硅、二氧化硅中的一种或多种。3.根据权利要求1所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，所述缓冲层(2)的厚度为1-5μm；所述沟道层(3)的厚度为50-500nm；所述势垒层(4)的厚度为10-40nm；所述钝化层(7)的厚度为50-400nm；所述纯p型sno层(8)的厚度为70-150nm。4.根据权利要求1所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，所述原子掺杂的sno基薄膜层(9)的材料包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；所述原子掺杂的sno基薄膜层(9)中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。5.根据权利要求1所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，所述原子掺杂的sno基薄膜层(9)的厚度为10-40nm。6.根据权利要求1所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构，其特征在于，所述原子掺杂的sno基薄膜层(9)还覆盖所述纯p型sno层(8)的侧面。7.一种高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法，其特征在于，包括步骤：s1、在衬底(1)上依次制备缓冲层(2)、沟道层(3)和势垒层(4)；s2、在所述势垒层(4)的一端制备源极(5)，另一端制备漏极(6)；s3、采用低温合成技术，在所述源极(5)和所述漏极(6)之间的部分所述势垒层(4)上制备纯p型sno层(8)；s4、采用低温合成技术，在所述纯p型sno层(8)的上表面制备原子掺杂的sno基薄膜层(9)，或者，采用低温合成技术，在所述纯p型sno层(8)的上表面和侧表面制备原子掺杂的sno基薄膜层(9)；

s5、利用低温淀积工艺，在所述纯p型sno层(8)和所述源极(5)之间的势垒层(4)表面、所述纯p型sno层(8)和所述漏极(6)之间的势垒层(4)表面、所述原子掺杂的sno基薄膜层(9)的部分表面制备钝化层(7)；s6、在所述原子掺杂的sno基薄膜层(9)的部分表面上制备栅极(10)。8.根据权利要求7所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法，其特征在于，步骤s4包括：s41、在势垒层(4)上制作掩膜，之后用氮气或氩气对外延片进行打胶预处理；s42、利用射频磁控溅射方法，在所述纯p型sno层(8)的上表面制备原子掺杂的sno基薄膜层(9)。9.根据权利要求7所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法，其特征在于，所述低温合成技术包括射频磁控溅射方法、直流溅射方法、原子力沉积法和溶胶-凝胶法；所述低温淀积工艺包括电感耦合等离子体化学气相淀积工艺，所述电感耦合等离子体化学气相淀积中反应室温度为120-150℃。10.根据权利要求7所述的高阈值电压稳定性和低栅漏电的gan hemt器件结构的制备方法，其特征在于，所述原子掺杂的sno基薄膜层(9)包括ca

x

sn

1-x

o、mg

x

sn

1-x

o、in

x

sn

1-x

o中的一种或多种，x为0.1-0.3；所述原子掺杂的sno基薄膜层(9)中原子掺杂的浓度为7

×

10

17-9

×

10

19

cm-3

。

技术总结

本发明涉及一种高阈值电压稳定性和低栅漏电的GaN HEMT器件结构及制备方法，GaN HEMT器件结构包括：衬底、缓冲层、沟道层、势垒层、源极、漏极、钝化层、纯p型SnO层、原子掺杂的SnO基薄膜层和栅极，其中，衬底、缓冲层、沟道层、势垒层依次层叠；源极位于势垒层的一端，漏极位于势垒层的另一端；纯p型SnO层位于源极和漏极之间的部分势垒层上；原子掺杂的SnO基薄膜层覆盖纯p型SnO层的上表面；栅极位于原子掺杂的SnO基薄膜层的部分表面上；钝化层覆盖纯p型SnO层和源极之间的势垒层表面、纯p型SnO层和漏极之间的势垒层表面，且覆盖原子掺杂的SnO基薄膜层的部分表面。本发明实施例总体上改善了纯p型SnO GaN HEMT的栅耐压及栅漏电。HEMT的栅耐压及栅漏电。HEMT的栅耐压及栅漏电。

技术研发人员：陈大正 穆昌根 张春福 赵胜雷 张进成 郝跃

受保护的技术使用者：西安电子科技大学

技术研发日：2022.12.13

技术公布日：2023/5/5