本实用新型公开了一种
芯片物理防护电路,电路中N个移位寄存器形成串联结构;每个移位寄存器的Q端均连接一个反向器和一条顶层金属网线;每个异或门的输入连接反向器的输出和一条顶层金属网线的输出,异或门的输出连接与门的输入;每个异或非门的输入连接一条顶层金属网线的输出、反向器的输出和芯片关键工作信号;与门将N个异或门的输出相与后输入总锁存器的D端。本实用新型同一级的顶层金属网线和其输入信号的反进行异或,避免攻击者在每个异或门的输入端进行电路修补,导致检测失效;每一级顶层金属网线、其输入信号反与芯片内部关键工作信号进行异或非运算,避免被非法窃取正常数据。
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我是此专利(论文)的发明人(作者)