本发明涉及一种嵌入式存储器的多级冗余结构,包括:正常数据存储阵列,用于正常情况的数据存储;第一、二冗余存储阵列,用于替换正常数据存储阵列中的故障列;MBIST控制器,用于控制存储器的自检测行为;MBIST地址发生器,用于产生自检测状态下的存储器地址;MBIST数据发生器,用于产生自检测状态下的数据;MBIST校验模块,用于接收原始数据和读出数据,并判断存储器是否正常;MBIST响应模块,用于对自检测结果作出响应,如存储器出现异常,则改变存储器读写地址映射关系,否则保持不变。这种结构在65nm以下工艺下有利于提高嵌入式存储器自修复率,降低使用中嵌入式存储器失效风险,同时不会过多增加产品硬件开销。
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