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FPGA静态时序分析算法

1193   编辑:管理员   来源:中冶有色技术网  
2023-03-19 08:59:39
本发明涉及FPGA静态时序分析算法,具体为提取出整个电路存在的所有时序路径,考察信号在这些路径上通过时是否满足时序约束的要求,通过对最大路径延迟和最小路径延迟的分析找出违背时序约束的错误。本发明能够更快的发现使芯片时序失效和对芯片性能起决定作用的关键路径。
声明:
“FPGA静态时序分析算法” 该技术专利(论文)所有权利归属于技术(论文)所有人。仅供学习研究,如用于商业用途,请联系该技术所有人。
我是此专利(论文)的发明人(作者)
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