本发明公开了一种封装
芯片背面失效定点的方法,包含:第1步,针对封装样品进行背面研磨,直至暴露出芯片背面,以及暴露出包裹在封装体内的引线;第2步,对样品表面进行清理及固定;第3步,采用打线机,在芯片引线和封装基座之间引线实现互联;第4步,对封装基座引线施加电学信号,激发漏电路径,采用传统的失效定点设备进行失效定点。本发明适用于各种封装形式和封装大小,对研磨的可控范围大,能够有效地对失效样品进行失效分析前的样品制备,对样品分析发挥有效作用。
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